先进宽禁带(WBG)和超宽禁带(UWBG)半导体日益提高的功率密度，使得热管理优化成为必需。虽然封装发挥着关键作用，但芯片级的改进对于充分利用这些器件的优势同样至关重要。本文将讨论热管理优化所涉及的一些关键方面，并以氮化镓和碳化硅为例进行说明。

功率半导体的导热性

功率器件或模块的热性能往往会限制整个功率转换系统的成本、尺寸和性能。半导体的导热系数(k)，单位为瓦/米·开尔文(W/mK)，是一个基本的材料属性，它不仅取决于材料本身，还与其掺杂、应变/应力以及晶向有关。

此外，相邻层之间的界面效应也会产生重大影响。Boteler等人的一项出色分析比较了半导体、其芯片厚度及其散热条件与最终器件结温(Tj)升高之间的相互作用。

结温(Tj)及其在应用中的循环变化决定了诸多重要指标，例如器件性能、可靠性和使用寿命。通常，较高的结温会使关键参数(如器件导通电阻、漏电流和使用寿命)恶化。因此，数据手册中会设定一个上限，例如125°C。

图1显示了本研究中计算出的不同半导体的结温升高情况，前提条件是四颗mosfet总共耗散100W热量，芯片厚度为0.45 mm，并采用具有良好传热系数(50,000 W/m²K)的散热方式。

图1

具有良好导热系数(k)值的半导体，如金刚石和碳化硅，其结温升高幅度非常小。在导热系数为150 W/mK(硅)到400 W/mK(碳化硅)之间的曲线上可以观察到一个拐点。而导热性差的材料，例如超宽禁带的氧化镓，则显示出显著的结温升高。这可能直接抵消该材料所能提供的任何其他与材料相关的优势，并表明需要大幅改进封装才能使其成为可行的选择。

这项研究还表明，当传热系数超过50,000 W/m²K时，结温对散热器的敏感性相对较低。而传热系数较低的散热器则可能显著导致整体结温升高;也就是说，在这种情况下，器件的结壳热阻(RθJC)并不是一个充分的衡量指标。

因此，这就对"足够"的冷却要求设定了一个实际限制。由于导热系数值低于约150 W/mK的半导体材料在结温升高方面起着重要作用，因此减少此类半导体的芯片厚度可以带来显著的热性能改善。值得注意的是，即使是对于碳化硅等高导热系数材料，在衬底电阻可能成为重要因素的应用中(例如肖特基二极管)，更薄的芯片也是更优的选择。

面向热性能的芯片设计优化

结温(Tj)的升高取决于多种因素。在最基本的层面上，可以表示为：

其中RθJA是结至环境热阻，Ta是环境温度，Pdiss是在转换过程中以热形式耗散或损失的功率。

Pdiss是传导损耗和开关损耗的总和，可以表示为：

传导损耗Pcond取决于器件的特定导通电阻面积积(RDS(on)-SP)，以及路径中的其他电阻，例如由键合线、焊料/烧结/连接过孔和金属走线产生的电阻。

特定导通电阻面积积(RDS(on)-SP)，单位为欧姆·平方毫米(Ω·mm²)，是一个衡量指标，定义了在给定的器件面积下，实际导通电阻(RDS(on))能够达到多低的水平。在这一重要指标上，宽禁带器件可以比传统硅器件有一个数量级的改进。该参数取决于多种因素，包括温度、载流子迁移率等材料特性以及器件设计。

随着器件的击穿电压(BV)额定值增加，器件的尺寸必须相应增大以适应耗尽区的电压降。这相应地增加了特定导通电阻面积积。与氮化镓高电子迁移率晶体管等横向器件相比，碳化硅MOSFET等纵向器件在击穿电压额定值增加时，其特定导通电阻面积积增加的代价更小。

在满足给定电流额定值和所需击穿电压额定值的条件下，对于所需的最小芯片面积"A"，最低的特定导通电阻面积积将导致最小的传导损耗(I² × RDS(on))。随着芯片面积A的增加，开关损耗Psw也相应增加。

传导损耗Pcond和开关损耗Psw的相对贡献可能因具体应用而异。例如，在接近满载运行的低开关频率电机驱动应用中，传导损耗Pcond的比例较高，因此，较低的特定导通电阻面积积尤其有益。

电场和电流分布的均匀性在结温升高方面起着重要作用。纵向器件由于电流流经更大的横截面积，热量分布更为均匀。在这些器件中，电场分布也更均匀。

在高电子迁移率晶体管等横向器件中，栅漏边缘和表面传导处可能产生高电场，这会增加局部热点的概率。热量产生源于声子散射的增加。降低栅极边缘电场的场板是高电子迁移率晶体管热设计优化的关键部分。

半导体界面可能是原子无序和位错缺陷的区域。这些会增加载流子散射，导致热边界电阻(TBR)增加。具有低缺陷率的高质量异质结可以改善热边界电阻，这在氮化镓高电子迁移率晶体管的制造中尤其重要，如下文详述。

掺杂和应力/应变也会导致载流子散射增加和结温升高。轻掺杂通常不会改变声子热容和晶格结构;然而，重掺杂会缩短声子寿命并降低导热系数。因此，这可能在导电性和导热性之间产生权衡。

热设计的一个有趣方面是在短路或雪崩等应力条件下的管理。在短路条件下，升高的器件温度可能导致器件失效。减少这种风险可能涉及增加器件导通电阻的设计，这将在正常运行时以较高的结温为代价，以换取短路条件下的安全裕量。

雪崩过程中的电场管理需要对结终端进行精心设计。这确保了雪崩主要发生在器件的有效区域，而不是在可能因热点而导致失效的边缘区域。

现在让我们来看一下针对氮化镓和碳化硅器件热设计改进的具体例子。

氮化镓高电子迁移率晶体管热设计

Akshay Gangadharan Nambiar进行的一项有趣研究考察了各种氮化镓高电子迁移率晶体管衬底。典型的功率型高电子迁移率晶体管采用硅基氮化镓技术制造。图2显示了该技术实测和计算的热阻，以及一些替代方案。

图2

图中的布局1和2指的是两种集成的温度测量电路。使用氮化镓基氮化镓衬底可以显著降低热阻，因为可以避免为晶格匹配所需的界面层，例如氮化铝。碳化硅较高的导热系数反映在碳化硅基氮化镓技术改进的热阻上。

对于硅基氮化镓技术——或其他与衬底存在晶格失配的技术——可能会使用渐变组分的铝镓氮层。较厚的渐变层虽然更有利于减少缺陷，但也可能显著增加整体热阻。

薄阶梯式渐变层可能是更优选的选择，特别是在使用高导热衬底的情况下。一项研究表明，使用薄界面层带来的导热性益处可以克服位错缺陷增加的缺点。这在金刚石基氮化镓技术中可能意义重大。

Akash Systems的金刚石基氮化镓技术，基于在氮化镓外延层背面生长CVD金刚石衬底，已证明其结温比碳化硅基氮化镓技术低70°C以上。

适用于双面冷却(DSC)的碳化硅MOSFET焊盘修改

通过使用银或铜等烧结金属化连接碳化硅MOSFET的顶部和底部表面，可以实现功率模块的双面冷却，从而将其功率处理能力提高50%以上。

为此，需要修改器件顶部(源极)的铝焊盘，以便在焊盘上覆盖贵金属，如金。可能还需要进一步重新设计焊盘布局，以确保足够的面积和间距。

图3

阿肯色大学的陈宇翔及其同事最近介绍了他们采用电子束蒸镀钛/镍/金叠层，以及优化的325°C三分钟后退火工艺来实现焊盘修改的方法，以确保均匀、高产率的工艺，且不影响MOSFET特性。如图3所示。烧结式双面冷却工艺流程在高功率模块中特别有用。