短路(SC)耐受能力是电机驱动等许多功率应用中的重要指标。提升碳化硅mosfet或氮化镓HEMT等宽禁带器件的这一参数，通常需要在器件性能上做出权衡，和/或采用更快的短路检测技术。本文讨论了一种新颖的方法，该方法无需改变SIC MOSFET的基础设计、布局或控制电路，仅通过引入铁电栅堆叠即可显著提升其短路性能。本文总结了意大利那不勒斯大学团队的研究成果，该研究近期发表于一篇出版物中。

短路特性

短路可能发生在不同的故障条件下，例如逆变器直通事件或电机绕组绝缘击穿。高的漏极电流和电压会导致器件温度显著升高。随着温度升高，器件的阈值电压(Vth)降低，这可能导致器件电流初期增加，从而形成温度升高的正反馈。虽然载流子迁移率随温度升高而下降最终会使电流降低，但高泄漏电流和高温可能会损害器件的耐受能力，导致栅氧化层损伤、结或金属化失效，或因热失控引起短路。SiC器件因品质因数提升而导致芯片尺寸减小，以及更薄栅氧化层的使用，都加剧了高电场和功率密度带来的影响。在相同电流额定值下，硅IGBT的短路耐受时间(SCWT)远高于SiC MOSFET——例如，在600V母线电压下，类似额定值的器件，IGBT的SCWT为38微秒，而SiC MOSFET仅为8微秒。更高的电压(例如接近1000V)会进一步大幅降低SiC的SCWT值，给检测电路设计和器件鲁棒性带来挑战。使用传统退饱和方案进行过流和短路保护的门极驱动器速度相对较慢，当SCWT远低于3-4微秒时可能无法有效动作。

目前存在许多旨在通过降低FET饱和电流(IDSAT)来改善SCWT的方法。MOSFET中的IDSAT通常可以用其简化形式表示如下：

其中µ(T)是依赖于温度的沟道迁移率;Cox是栅氧化层电容，通常与温度无关;W和L是器件的栅宽和栅长;Vgs是施加的栅源电压;Vth(T)是依赖于温度的阈值电压。

Cox可以表示为：

其中εo是真空介电常数;εox和tox分别是栅氧化层的介电常数和厚度，两者通常都与温度无关。

通过改变器件宽度或长度等方法降低IDSAT，会导致器件导通电阻增加，从而对器件性能产生负面影响。在SiC MOSFET中，为获得更高SCWT而进行的权衡通常涉及降低电流能力(从而降低功率密度)，或使用电压降额，这可能会影响开关损耗和导通损耗指标。其他方法则侧重于通过良好的工程设计来降低栅极界面的电场。

现在，让我们探讨一种不同的、对温度敏感的方法，它可以在不改变基本布局或器件设计的情况下调制器件的IDSAT。

铁电功率MOSFET

研究团队探索了在SiC MOSFET上使用铁电栅堆叠的新颖概念。这种铁电器件的基本结构示意图如图1所示。混合栅堆叠由半导体界面的传统二氧化硅层和其上方的铁电介质层组成。这两层有效地形成了两个串联的电容器，其组合电容为CFE_STACK(T)。氧化层用于确保与半导体的正常栅极界面，其电容与温度无关。铁电材料具有与温度相关的电容CFE(T)，用于调制IDSAT，进而调制短路性能。

图1

上述标准MOSFET的IDSAT方程可以修改为：

这里，εr(T)是铁电层的温度相关介电常数，tFE是其厚度。

铁电层表现出自发的、依赖于电场的可逆极化。其随温度变化的特性如图1(d)所示。在低于居里-外斯温度(Tc)的范围内，介电常数随温度升高而增加，其极化强度与电场强度的关系表现出滞后效应。这种效应已用于铁电存储器器件。高于Tc时，材料进入顺电相，此时介电常数随温度升高而下降，而且极化强度与电场之间不存在滞后效应。因此，这个温度范围非常适合栅堆叠工作，因为当短路事件导致温度升高时，较低的介电常数将有效降低CFE_STACK(T)，从而降低IDSAT。

设计考虑与仿真数据

以下是研究团队考虑的一些设计因素：

就铁电层而言，掺杂氧化铪(HfO2)是合适的，因为它与CMOS工艺兼容。HfO2是先进节点CMOS中用作高k介质的标准栅极电介质。通过掺杂各种元素(如硅、铝、钙、锆和钆)，可以使该薄膜实现铁电行为。

对上述CFE(T)的方程进行扩展，可以得出：

λ = 1, 对于 T > Tc，即在所需的顺电区

CCW是居里-外斯常数。CCW和Tc都取决于材料成分和工艺条件。TCAD仿真表明，Tc接近器件工作温度是优选的。基本上，器件温度不应低于Tc，以免引入不希望的滞后效应。

总的堆叠电容CFE_STACK(T)被设计为在正常工作条件下与标准MOSFET的电容相匹配。这确保了使用铁电栅堆叠后，正常的晶体管特性保持不变。这一点已通过仿真得到验证。

可以选择一系列满足上述要求的tox、tFE组合。仿真表明，较厚的tFE会导致器件IDSAT以及短路事件引起的温升更大幅度地降低。

仿真使用了Wolfspeed公司的1200V C2M0080120D SiC MOSFET，因为其模型已通过实验数据得到了良好校准。在800V电压和5微秒短路事件条件下进行了电热混合模式TCAD仿真。用于比较的输出参数包括短路事件结束时的平均表面芯片温度(Ts)、峰值漏极电流IMAX以及短路事件结束时的漏极电流IEND。

使用Tc = 193 K、CCW = 3,447、tox = 30 nm和tFE = 120 nm的参数组合，与tox = 50 nm的参考器件相比，所提出的器件在短路性能上有了显著改善。IMAX提高了11%，Ts降低了35%，IEND降低了46%。

虽然用测试结构和器件的验证数据来补充这些仿真数据至关重要，同时还需要铁电栅堆叠材料的长期可靠性数据，但这一概念展示了一种有前景的方法，可用于提升任何功率MOSFET的短路性能。