垂直场效应晶体管结构是更高电压和更高功率应用的首选。虽然横向氮化镓晶体管在650 V及以下电压等级的市场需求强劲，但碳化硅mosfet和硅IGBT在更高电压领域占据主导地位。制造垂直氮化镓器件面临着诸多挑战。本文将探讨其中一些挑战，并重点介绍采用高k栅极氧化物所带来的性能提升。

横向与垂直功率器件

在垂直功率器件中，可以通过增加漂移区厚度和降低掺杂浓度来适应更高的耐压等级。虽然垂直器件的横向尺寸会为了满足终端区域更高的击穿电压要求而改变，但在大电流应用中，决定芯片面积的主要因素是器件比导通电阻以及满足所需电流额定值所需的面积。

以流行的硅基氮化镓HEMT功率器件为例：在这种横向器件中，其面积尺寸需要同时按电压和电流额定值进行缩放。横向的栅极到漏极间距是决定可施加的最大漏极电压的关键因素之一。另一个影响因素是位于导电硅衬底上方的氮化镓缓冲层厚度，在更高电压下，该缓冲层需要增厚，以便在垂直方向上容纳漏极耗尽层。HEMT中较高的表面电场更难控制，需要采用场板设计，这在更高电压和电流水平下会变得复杂。垂直器件中更均匀的电场分布，以及承载电流的半导体体积更大，使得比导通电阻在高压下能随击穿电压的缩放实现更优的比例变化。

另一个重要因素是热性能。碳化硅在热性能方面本质上优于硅和氮化镓。此外，垂直结构在从体材料中更有效地散热方面具有优势。硅基氮化镓HEMT需要外延层来减少应力，这些外延层存在热膨胀系数不匹配的问题，可能导致可靠性失效。HEMT中的表面传导产生的热容较小，在短路等应力条件下会导致器件快速发热，这同样会带来可靠性风险。

沟道电阻的构成与改进

在垂直和横向器件中，总导通态电阻由多个分量组成。其中两个主要分量是沟道电阻和漂移电阻。随着器件电压额定值的提高，这两个分量的相对贡献会发生变化。对于低压器件(<600 V)，沟道电阻可能是漂移电阻的数倍，因而占主导地位。在1,200 V至2,000 V范围内，两者可以达到相对持平，而在高于2,000 V的额定值下，漂移电阻占主导地位。

对于MOSFET，沟道电阻取决于多个因素，例如沟道中的载流子迁移率、栅极电容以及栅极电压相对于阈值电压的过驱动。其中一些因素的基本关系可以表示为：

其中，*t*ox 是栅极氧化层厚度，ε 是介电常数，µn 是载流子迁移率。

高k电介质已广泛应用于先进CMOS工艺节点，因为它们可以在不减小物理厚度的情况下增加栅极电容。在各种高k电介质中，氧化铪因其热力学稳定性以及能够通过原子层沉积实现良好控制的沉积而备受青睐。在WiPDA 2023会议的教程中，桑迪亚国家实验室的Robert Kaplar总结比较了使用氧化铪的氮化镓MOSFET与使用二氧化硅的碳化硅MOSFET在沟道电阻方面的改进。使用氧化铪后，介电常数从3.9提高到25。氮化镓MOSFET器件的迁移率已证明可达约200 cm²/V-s，这大大超过了碳化硅MOSFET的25 cm²/V-s。尽管氧化铪的击穿场强低于二氧化硅，导致栅极氧化层厚度需约为后者的两倍，但采用氧化铪的氮化镓器件与碳化硅MOSFET相比，净沟道电阻仍改善了25倍。这一比较从理论上凸显了在650 V至1,200 V范围内，采用氧化铪的垂直氮化镓器件相较于传统碳化硅MOSFET在比导通电阻上的优势。

采用HfO2栅极氧化物的垂直氮化镓MOSFET

由Andrew Binder领导的桑迪亚国家实验室团队展示了他们采用氧化铪栅极氧化物的第三代1,200 V垂直氮化镓MOSFET的研究成果。该器件的基本截面图以及制造出的器件和晶圆的俯视图如图1所示。

图1

垂直氮化镓MOSFET的制造面临几个挑战：

缺乏大直径衬底是同质外延垂直氮化镓器件开发的主要挑战。氢化物气相外延虽然生长速率较高，但存在约10⁵/cm²的穿透位错密度以及因晶圆弯曲导致的大角度偏差问题，大直径生长受到限制。该团队使用了三菱化学公司制造的2英寸氮化镓晶圆。

通常采用金属有机化学气相沉积法进行生长。在硅和碳化硅器件中，离子注入掺杂因其区域选择性和可控性而成为首选，而在氮化镓器件中，外延生长过程中的掺杂更受青睐，因为这能减少晶体缺陷，并避免了注入后所需的高温激活步骤。在所制造的垂直氮化镓器件中，制备了12 µm厚、掺硅浓度为1.5 × 10¹⁶的n型漂移层，上面是0.5 µm厚、掺镁浓度为1 × 10¹⁸的p型体区，以及0.25 µm厚、高掺硅的n型源区。在氧化性气氛中对p型氮化镓进行退火处理以提高激活率。在这款第三代器件中，体区和源区的厚度相较于第一代和第二代器件有所减薄。

这款第三代器件的关键改进之一在于其阻断态特性。其中一个重要因素是栅极沟槽的深度。模拟结果显示，将p型体区下方的过刻蚀限制在最小程度，可以在关态条件下降低沟槽底部的电场，从而提高击穿电压。该器件采用了接近零过刻蚀的工艺。氧化铪栅极氧化物的介电常数也高于氮化镓，这有助于降低氧化物中的电场。这些效应如图2所示。对MOSCAP的单独测量表明，氧化铪的击穿场强为5.2 MV/cm，二氧化硅为8.0 MV/cm，如图2(b)中的线条所示。对于二氧化硅，即使采用最小过刻蚀，在施加1,200 V偏压时，沟槽角部仍会达到氧化物击穿场强(这在第二代器件的电学测试中已观察到)，而采用氧化铪的第三代器件则提供了更大的裕量。

图2

这些器件中通过原子层沉积生长了100 nm厚的氧化铪。使用氧化铪的一个关键问题是氮化镓与氧化物之间较低的能带偏移，这会导致高漏电流。这可以通过半导体表面态进行调控。另一个挑战是去除所有原生氧化物，因为这会降低有效介电常数。作者对原子层沉积工艺进行了定制，以缓解这两个问题，从而获得具有高介电常数的低漏电薄膜。其结果是沟道电阻得到了显著改善。

如图1(a)所示，该器件采用了阶梯刻蚀的结终端扩展结构。p型体区内边缘被减薄，以便在击穿时耗尽，而外部台面则被刻蚀至n型漂移层。可以调整体区上方这一减薄区域的厚度，以实现特定的击穿电压。

在氮化镓上形成欧姆接触颇具挑战性，尤其是在p型掺杂层上。桑迪亚团队开发了一种无需在金属化后进行高温退火的工艺。源极金属采用钛/铝/镍/金，体区金属采用钯/金，两者均通过电子束蒸发沉积。

70 µm的元胞间距是基于保守的光刻规则和手动掩模对准器确定的。据估计，使用i-line光刻设备，这可以缩减到10 µm。未来还可以采用更先进的设计，例如在源极金属化之后进行自对准栅极刻蚀。

电学结果

图3展示了所制造器件的部分直流特性。使用的栅极宽度为232 µm。

图3

实现了创纪录的330 mA/mm的电流密度。10 µm的间距将使比导通电阻降至0.11 Ω-mm²。观察到的击穿电压失效与栅极-漏极短路有关，这可以通过使用p型屏蔽层来进一步改善。