航空航天工业正经历一场由对更紧凑、更高效电源系统的需求驱动的技术变革。在此背景下，氮化镓已确立其作为硅材料自然继承者的地位，它具备抗辐射能力，并在多兆赫兹频率下拥有卓越的开关性能。

本文分析了将隔离驱动器与氮化镓高电子迁移率晶体管集成到半桥功率级中，如何最大化能量密度，从而突破高可靠性降压变换器在重量和体积方面的传统限制。

为了更深入探讨这些创新，我们特别分享了EPC Space首席执行官Bel Lazar的独到见解。他强调，在关键任务应用中取得成功的关键在于采用单片式解决方案。Lazar表示，这些平台抑制电磁干扰和优化死区时间控制的能力，不仅简化了设计工程师的流程，还能在最严酷的外层空间环境中确保卓越的热性能和电气性能。

图1

高频开关理论与驱动器优化

死区时间设置

EPC7C010 和 EPC7C011 被配置为最小化低侧和高侧功率驱动器的传输延迟不匹配。"事实上，这些驱动器在功能上具有相同的配置，"Lazar补充道。"出厂时，这两个评估板的死区时间由输入逻辑驱动级设置为固定的50纳秒。"

从开关节点的示波器截图中可以看出(例如，图2展示了EPC7C010板的情况)，出厂设定的死区时间值具有相当大的安全裕量。

图2

很明显，低侧关断到高侧导通的开关节点死区时间为45纳秒，而高侧关断到低侧导通的死区时间为60纳秒。这些时间包含了栅极驱动器电路(NVE IL610CMTI 和 FBS-GAM01P-R-PSE)的转换时间。

Lazar说："在EPC7C010的操作指南中，建议如果希望降低半桥中功率HEMT的第三象限损耗，应将死区时间设置为25纳秒。这是考虑到容差和温度影响的安全裕度的最低值。"

还应注意，两个评估板出厂时，半桥中的每个功率HEMT都连接了反并联肖特基二极管(漏极-源极之间)。使用这些二极管，配合更短的死区时间，可以进一步降低第三象限功率损耗。EPC Space应用笔记AN009更详细地介绍了eGaN HEMT的第三象限工作特性。

传输延迟匹配

为了在开关频率增加时尽可能保持低损耗，低侧和高侧驱动器之间必须具有良好的传输延迟时间匹配度。显然，如果延迟时间相同，则可以将死区时间设置为一个最小值，并加上一定的安全裕度(考虑容差和温度)，以确保不会发生击穿/交叉导通。

Lazar解释道："此外，拥有最短的传输延迟允许提高开关频率，同时能够从给定的功率驱动器中利用更宽范围的占空比。"

占空比范围定义为最大占空比与最小占空比之差。可以使用以下公式计算该范围：

其中：

fs 是工作频率。

tthru 是驱动器高侧和低侧之间的传输延迟不匹配，加上死区时间。

举例，假设如下：

fs = 2 MHz

tthru = 50 ns

将这些值代入公式，我们得到：

对于80%的占空比范围，这意味着最大占空比为90%，最小占空比为10%。

在3 MHz工作频率下，占空比范围变为70%，最小值为15%，最大值为85%。这些值包含了控制器添加的死区时间。因此，可能的占空比范围只会变得更小。

可以看出，不仅是传输延迟不匹配会影响变换器可能的工乍占空比。Lazar补充道："再加上死区时间，这进一步限制了工作占空比。设计人员必须根据其目标应用考虑这些限制。"

针对EMI和热管理的PCB布局策略

高频EMI抑制

电磁干扰是能量通过寄生元件从工作电路中被转移走的表现形式，例如位移电容(比如晶体管封装到散热器的电容)或杂散回路电感(比如封装电感)。

Lazar说："在使用eGaN器件的半桥中，我们最关心的是寄生磁回路面积电感。电流回路的面积增加，电感也会随之增加。因此，减小VDD-地磁回路面积(由上升/下降时间引起的高次谐波流经该回路)对设计人员是有益的。"

单片电路因其性质和构造，在物理上比其分立 counterparts 更小。它们的互连和半导体结构更小、更紧密。另一个考虑因素是分立电路中的回路面积包括高频电流必须在Z轴上 traversed 的距离——从PCB向上到分立元件，然后再从分立元件向下回到PCB。

即使对于eGaN器件，芯片到PCB的互连是球栅阵列，电流谐波仍然有一条有限的Z轴路径需要 traversed。因此，对于性能相当的单片电路半桥，寄生电感可能小于分立方案的50%。

同样的原理也适用于位移电容，因为总的芯片尺寸越小，产生的芯片到平面的寄生电容就越小。通常情况下，承载高频电流的寄生电感和电容元件越小，电路产生的电磁干扰发射就越小。

Lazar解释说："再举一个例子，注意开关节点前沿的过冲和高频振铃，这是半桥快速上升时间(5纳秒)和VDD-地电源回路(包括去耦电容)中'未抵消'电感共同作用的结果。这就是电磁干扰。更准确地说，不希望的峰值电压的幅度和振铃频率定义了由这种过冲产生的不需要的EMI信号的频谱。"

显然，将电路中的寄生参数保持在尽可能小的水平，可以将需要抑制或滤波的额外噪声降到最低。"注重细节"(如减少电路寄生参数)可以在降低EMI滤波和封装的复杂性方面带来好处。这在太空应用中尤为重要。

去耦电容的放置

最有效的VDD-地去耦电容策略是将去耦电容尽可能靠近VDD连接点(半桥中高侧功率开关的漏极)放置和连接。

然后，通过使用与顶层铜箔中高频电流路径镜像的相邻内层铜箔上的铜箔走线，从去耦电容的接地点到接地连接点(低侧功率开关的源极)创建一个有效的高频返回路径。

Lazar补充道："这种方法在PCB结构中提供了大量的磁通抵消。"

图3有助于阐明建议的用于实现磁通抵消的布局技术。

在图3中，磁通抵消将(最佳地)在平行平面中发生。当电流从X-Y平面转换到Z方向(通过过孔和元件引脚)时，磁通抵消是不完全的。这是因为内层的返回路径仅存在于X-Y平面，而顶层的路径包含了元件的垂直高度。

顶层走线以及进出元件的 traversed 距离稍长，这种细微的长度差异会引发相关的(寄生)电感。更深入的探讨可以在EPC Space应用笔记AN004中找到。

航空航天环境中的系统级实现

功率密度提升

提高工作频率的控制因素是半桥中功率开关所需承受的热损耗代价，特别是对于高侧开关。在开关操作期间，高侧开关必须承受全部负载电流和全部VDD电压。

HEMT开关中消耗的功率包括三个主要部分：与Rds(ON)相关并与占空比成正比的直流损耗、与Coss成正比的交流损耗、与上升和下降时间以及开关频率成正比的开关损耗。因此，在固定的VDD、输出电流和上升/下降时间下，功率损耗将随开关频率呈指数级增加(相对于任何基线)。

这两个考虑因素——需要并联开关或降额VDD电压和负载电流——是从功率级角度影响电路功率密度的两个因素。否则，随着频率增加，电感和电容值及其物理尺寸将减小，从而使功率密度相应增加。

总的来说，这种半桥解决方案将比竞争方案更具尺寸效率，从而具有更高的功率密度，因为它采用了节省空间的"B"封装的eGaN HEMT、FBS-GAM01P-R-PSE低侧栅极驱动器模块和NVE IL-610CMTI GMR逻辑耦合器(用于实现高侧驱动器的电流隔离)。

由于在100V以上的工作电压下没有抗辐射的单片式隔离栅极驱动器，替代方案是变压器耦合的栅极驱动方案，这种方案由于磁性元件的性质需要更大的物理占位面积。因此，EPC7C010和EPC7C011都展示了高压半桥/非隔离降压变换器尽可能小的占位面积。

CMTI性能

鉴于观测到的EPC7C010/011评估板的上升时间，电路需要分别对这些开关瞬态具有最低20,000 V/µs和40,000 V/µs的共模抑制能力。加上50%的安全裕度，这些值变为40,000 V/µs和80,000 V/µs。

Lazar表示："这意味着用于实现高侧所需隔离的器件必须至少具备这些共模抑制能力。所选的逻辑隔离器NVE IL610CMTI具有最低保证/测试的100,000 V/µs的CMTI。因此，该器件提供了所需的瞬态抑制能力和期望的安全裕度。"

除了逻辑耦合器，还必须关注从高侧栅极驱动电路到地的寄生"位移"电容。这种电容可能由关键高边沿速率信号的平面重叠或信号返回不当引起。EPC7C010/011板的PCB布局经过精心设计，为高侧栅极驱动电路创建了一个隔离的驱动"小岛"和返回"小平板"。

栅极驱动电路到地唯一不可避免的电容是所使用的自举二极管的势垒电容(Cj)。该二极管连接到高侧0.33uF的自举电容，因此，即使瞬态导致在Cj中流动40mA的峰值电流，这个非常短的电流瞬态在上升沿事件期间引起的自举电容电压下降也小于1mV。

因此，7C010和7C011板都被认为是共模瞬态免疫的。每个板都在超过规定最大电平20%的VDD(分别为120Vdc和240Vdc)下运行，并且两块板都按预期工作，从而证明了它们对快速感应瞬态的稳健性。

高侧栅极驱动电路的布局可以在EPC Space网站上每个板的应用指南中包含的Gerber PCB图层渲染图中逐层查看：EPC7C010 和 EPC7C011。

高可靠性电源系统的飞跃

单片式GaN解决方案和优化驱动器配置的集成，代表了航空航天应用中高可靠性电源系统的重大飞跃。通过利用GaN的抗辐射特性和通过先进的PCB布局技术(如磁通抵消)最小化寄生元件，设计人员可以实现前所未有的效率和功率密度水平。

从分立结构向单片式结构的转变不仅减小了半桥功率级的物理占位面积，而且显著抑制了电磁干扰，确保了在外层空间严苛环境中的稳定性能。

最终，成功实施取决于对电路寄生参数和热管理的细致关注。当开关频率达到多兆赫兹范围时，管理传输延迟和CMTI的精确性变得至关重要。

通过"注重布局细节"并采用高性能组件(如NVE逻辑隔离器和eGaN HEMT)，工程师可以克服尺寸和可靠性之间的传统权衡，为下一代紧凑、高效、太空级降压变换器铺平道路。