纳微半导体的沟槽辅助平面型SIC架构现已发展至第五代，该架构在平面型SiC mosfet的可制造性、高可靠性与沟槽架构的性能优势之间取得了平衡。今天再次与纳微半导体技术营销和SiC技术高级经理Arash Salemi博士进行了深入交流，聚焦于其沟槽辅助平面型(TAP)架构的栅氧化层可靠性。TAP架构的核心在于，它在源极区域下方提供了一个浅沟槽，从而在栅氧化层下方形成更优的P+屏蔽层，有效降低了栅氧化层处的电场强度——这正是TAP架构相较于平面型和沟槽型方案的基础可靠性优势。

图1

用外在方案解决内在挑战

Salemi首先阐述了核心挑战：虽然SiC的宽禁带特性带来了比硅高得多的击穿电压、更快的开关速度和更好的导热性，但它也存在一个众所周知的界面问题。与硅MOSFET中的Si/SiO2界面相比，SiC MOSFET中的SiC/SiO2界面表现出更高的界面陷阱密度。在非优化工艺中，这种增高的陷阱密度会导致多种可靠性挑战，例如时间相关电介质击穿(TDDB)和偏置温度不稳定性(BTI)，从而影响阈值电压(VGS,TH)的稳定性以及栅氧化层的长期完整性[1]。

Salemi解释道，这背后的物理机制归结为SiC中碳原子的存在。在硅MOSFET中，氧化过程产生相对洁净的Si/SiO2界面——硅和二氧化硅共享相同的基原子，因此原子从一种材料向另一种材料的过渡在化学上是相容的[2]。SiC/SiO2界面的界面陷阱密度(Dit)通常比Si/SiO2高出一到两个数量级。最根本的区别在于碳原子的存在。当硅被氧化时，副产品仅仅是SiO2。而当碳化硅被氧化时，碳必须被去除，通常以一氧化碳或二氧化碳气体的形式排出。

碳簇： 并非所有碳都能逸出。残留的碳原子会在界面处聚集，形成碳簇。这些碳簇在SiC的能带隙内产生电子态，充当陷阱。

近界面缺陷： 即使碳逸出，它也常常在氧化层内部留下近界面陷阱(NIT)，这些陷阱能与SiC的导带发生交互。

为了降低Dit，通常采用氧化后退火(POA)。最常见的方法是在富氮环境(使用N2、NO或N2O)中对晶圆进行退火。氮原子与悬空的硅和碳键结合，"钝化"界面，从而显著降低陷阱密度。POA工艺在提高栅氧化层可靠性的同时，也减少了电子散射，这提高了沟道迁移率，从而降低导通电阻RDS(ON)。

需要指出的是，虽然氮化处理降低了界面陷阱密度，但并未完全消除它们。此外，栅氧化层上的高电场会使其随时间推移而退化。这种退化会导致阈值电压漂移、漏电流增加，并最终导致灾难性的栅介质击穿。为了解决这个问题，TAP架构中的P+注入步骤降低了栅氧化层处的峰值电场，从而减轻了退化，实现了更高的可靠性和更稳定的性能。

严苛的认证

除了采用P+注入步骤的架构方法外，纳微半导体还通过一项超出行业标准要求的认证计划来验证TAP的可靠性。在与Salemi的对话中，重点讨论了认证标准背景下的栅氧化层可靠性，纳微半导体在白皮书《沟槽辅助平面型SiC MOSFET的栅极可靠性》中对此主题进行了广泛探讨。

该白皮书以纳微半导体的AEC-Plus认证为框架，该认证超越了本就严苛的AEC标准(图2)。首款获得AEC-Plus认证的SiC MOSFET正是纳微半导体采用TAP技术推出的产品。

图2

在AEC-Plus认证中，高温反向偏压(HTRB)、高温栅极偏压(HTGB)、反向高温栅极偏压(HTGB-R)、温度循环(TC)和间歇工作寿命(IOL)的持续时间或循环次数均为标准AEC要求的三倍，从1,000小时或循环增加到3,000小时或循环。

AEC-Q101中的标准H3TRB测试已被更严苛的高压高湿高温反向偏压(HV-H3TRB)条件所取代。在这个新标准下，漏源电压(VDS)应力从固定的100V提高到额定VDSS的80%-100%。例如，在1200V级器件中，施加的偏压从100V增加到960-1200V的范围。

此外，AEC-PLUS中还增加了动态反向偏压(DRB)和动态栅极开关(DGS)测试。其结果是一致证明了其可靠性远超行业标准。这对于纳微半导体满足数据中心固态变压器(SST)、太阳能逆变器和储能系统(ESS)应用所需的苛刻使用寿命至关重要。

直流应力测试

Salemi详细解读了白皮书，解释了SiC TAP架构在直流应力测试(如高、低、室温栅极偏压测试，即HTGB、LTGB、RTGB)下的鲁棒性，这些测试的条件非常严苛。HTGB测试显示，在175°C下经过3,000小时，甚至在200°C下经过1,000小时，在正负栅极偏压条件(+22V/-10V)下，阈值电压漂移(Δ VGS,TH)、导通电阻(RDS(ON))、漏源击穿电压(BVDSS)和栅源漏电流(IGSS)均保持稳定。值得注意的是，纳微半导体在进行200°C测试时，将其时长延伸到了AEC-Plus认证要求之外。

Salemi指出，在240个受测器件(三个批次，每批80个)中，没有一个器件的阈值电压漂移超过200mV，并且在3,000小时后没有出现任何失效。

交流应力测试

在交流应力测试下(通过高频栅极开关转换与热应力相结合，更贴近真实开关操作)，TAP同样展现出优势。在-40°C至175°C的温度范围内，经过1.75 × 10¹²次开关循环后，没有任何器件的VGS,TH漂移超过600mV。

将高温栅极开关(HTGS)测试结果与市面上其他供应商的商用1200V SiC MOSFET进行比较，结果显示，在所测试的技术中，TAP实现了最低的阈值电压漂移(图3)。Salemi表示："这直接归功于TAP中的P+注入步骤，它降低了栅氧化层处的电场，抑制了热载流子注入和界面陷阱的产生。"

图3

寿命外推

时间相关电介质击穿(TDDB)测试通过在升高的电场和温度下加速氧化物击穿来预测寿命，其结果令人瞩目。Salemi说："TDDB是预测栅氧化层寿命的关键测试，我们在175°C和非常高的电场(8.5至9.5 MV/cm)下对器件施加应力，这远高于正常工作范围。"该测试将正常工作VGS从20V提高到38V，以加速失效并提取寿命数据;这几乎可以看作是加速寿命测试(ALT)。

Salemi继续说道："利用E模型或1/E模型以及统计威布尔分布，我们外推出实际器件的寿命。"如图4所示，该测试比较了纳微半导体TAP与制造商A(平面型)和制造商B(沟槽型)。Salemi表示："在18V和175°C条件下，外推得到的TAP寿命约为100万年。在最大工作电压22.5V下，其寿命仍超过1400年。这两个数字都远超应用要求。"

偏置温度不稳定性(BTI)测试进一步证实了这一点。在175°C和+25V的正栅极偏压应力(PBTI)下持续3,000秒，阈值电压漂移了0.2V。在相同温度下的负偏压(NBTI)测试中，即使经过10,000秒，漂移也仅为几个毫伏——实际上非常稳定。

图4

在关键任务应用中得到验证

随后，Salemi通过检测VGS,TH(不仅是测试小时数，还包括数十年服役期间累积的实际开关次数)讨论了三个不同的应用场景。这是通过1,000小时的应力表征，并在此期间对关键器件参数进行阶段性读数来完成的。然后，通过基于幂律的退化模型，将累积的数据外推到在一定开关次数下的VGS,TH漂移。

表1

在储能系统(BESS)部署中，固态变压器(SST)正在取代传统变压器。一个以120kHz频率、每天运行8小时、持续运行20年的设备，其总开关次数累积约为2.5 × 10¹²次。

对于将电压从13.8kV或34.5kV交流电降压至800V直流电，并完全取代旁路机架的数据中心SST，要求更为苛刻，因为它们需要7x24小时不间断运行，以120kHz频率工作15年，将产生约1.6 × 10¹³次开关循环。

对于电力转换系统(PCS)应用——太阳能逆变器和功率优化器——所需的工作寿命长达15-25年。根据纳微半导体汇编的数据，一个典型的太阳能逆变器以100kHz频率、每天运行12小时、持续工作20年，将累积大约3.15 × 10¹²次开关循环。

Salemi表示，对于SST而言，UHV-TAP架构的高阻断电压能力(如2300V和3300V)本身就是系统级的优势。他说："额定电压高于2kV的超高压SiC MOSFET和模块提供了显著的工程优势，最显著的是可以将串联的单元数量减少50%以上。这种效率带来了更低的物料清单(BOM)数量和更简单的系统设计，最终为要求苛刻的电力电子应用实现更高的系统功率密度。"

他表示，这些数据不仅证明了TAP架构本身的可靠性，也证明了其相对于其他替代方案的优势地位。Salemi指出，高压第五代(HV-Gen5)SiC TAP MOSFET在进一步降低导通损耗和开关损耗的同时，还持续改进了栅氧化层可靠性。数据的发展轨迹表明，这些改进将建立在一个从数据上看本就非常稳固的可靠性基础之上。