当功率级快速开关时，隔离屏障会面临突如其来的电压变化，这正好检验了每种技术应对应力的能力。隔离屏障的设计决定了有多少瞬态能量能够穿过，从而影响噪声和长期可靠性。选错隔离类型，可能会在不知不觉中降低绝缘性能、缩短其寿命并使其可靠性变差。

快速瞬变条件下的电容隔离

在电容隔离中，信号通过紧密相邻导体之间的介电层中的电场进行传输，而不使用磁性或光学方法。由于路径是电容性的，因此跨隔离屏障的高 dv/dt 会产生位移电流。这种电流会改变地电位，因此，在隔离器发送信号的同时，也会让部分瞬态能量到达次级侧。

由于信号路径主要是电容性的，跨隔离屏障的快速电压变化会产生位移电流，进而干扰次级侧的地电位。下面的公式展示了如何衡量这种影响。

这种位移电流是由电容性设计导致的，即使介电材料质量很高也无法避免。您可以使用以下公式计算每次开关事件期间注入的总电荷以及跨隔离屏障损耗的功率。

随着开关频率升高，跨隔离屏障的功率损耗也会增加。这导致平均功率损耗增大、热余量减小，从而加速介电材料的磨损。例如，对于一个 800V 的 SIC 逆变器，隔离电容为 5pF，dv/dt 为 100 kV/μs，上升时间为 8ns，开关频率为 100 kHz，那么峰值共模电流可以达到 500 mA。这足以干扰驱动逻辑。

每次转换产生的电荷可通过下式评估：

然后，我们可以使用下式计算隔离屏障中耗散的平均功率：

对于紧凑型 IC 来说，320 mW 的稳定介电功率损耗是一个相当大的热负载。在估算结温时需要考虑这一点，因为在高的 dv/dt 条件下，这会直接削弱隔离屏障。

当位移电流穿过隔离屏障到达次级侧时，它必须通过接地路径流回，而这一路径并不理想。如果这个返回路径存在寄生电感，例如 10 nH(几厘米长 PCB 走线的典型值)，那么电流的快速变化就会引起电压尖峰。

在高 dv/dt 条件下，di/dt 会变得非常大，产生数百毫伏的地电位尖峰，从而可能干扰驱动逻辑。由于典型的逻辑阈值在 400 至 800 mV 之间，这些尖峰可能会超出容限，扰乱地参考电平，导致错误的开关动作，并最终引发 CMTI(共模瞬态抗扰度)失效。

这种隔离方法的一个优点是开关速度快、延迟小，并且非常适用于紧凑型 IC 设计。然而，电容隔离会让共模瞬态信号通过，因此在高 dv/dt 环境下对噪声很敏感。重复的瞬态电流也可能缓慢地损坏绝缘层。

磁隔离(基于变压器)

磁隔离器利用变压器通过变化的磁场发送信号。初级绕组中的电流在次级绕组中产生信号，而两者之间没有直接的电气连接。虽然变压器旨在阻断直流和共模噪声，但实际设计中绕组之间存在寄生电容，这可能会让高频瞬态信号通过。

在理想的变压器隔离器中，没有电压或电流穿过隔离屏障。然而，在实际的基于变压器的磁隔离器中，两种寄生效应会形成对 dv/dt 敏感的泄漏路径。

机制 1 - 绕组间电容

次级绕组和初级绕组之间采用重叠绕制方式会形成绕组间电容，使得位移电流能够像电容隔离器一样穿过隔离屏障。

由于绕组间电容取决于几何结构，可使用简单绕组堆叠的平行板模型来估算。这需要考虑次级绕组和初级绕组的重叠面积以及层间绝缘厚度。例如，一个无磁芯片上变压器，绕组重叠面积为 200 μm × 200 μm，聚酰亚胺绝缘层厚度为 20 μm，相对介电常数为 3.4，则其电容约为 0.6 pF。这通常小于电容隔离器的 5 pF，这就是为什么磁隔离器通常具有更高 CMTI 额定值的原因，因为其设计上的位移电流更小。

机制 2 - 漏感电压

漏感来自未能在初级和次级绕组之间耦合的磁通量，在电流快速变化期间会引起电压降。在栅极驱动变压器中，电流为功率器件的栅极电容充电，这种感应电压在瞬态过程开始时与驱动电压相反。结果，输入电压的很大一部分会暂时损失在漏感上，从而减缓电流的建立速度并降低有效的次级电压。

这表现为一个暂时的电压误差，一旦电流稳定下来就会消失。这使得漏感成为变压器耦合隔离器面临的一大挑战，其影响甚至超过共模注入。另一方面，绕组间电容是共模耦合的主要原因，但相比电容隔离器，磁隔离器能更好地抑制共模瞬态。

如果设计得当，磁隔离可以处理中到高的 dv/dt，并在速度和抗噪性之间取得良好的平衡。然而，其性能在很大程度上取决于变压器设计和 PCB 布局，因为绕组引起的寄生电容会形成对 dv/dt 敏感的泄漏路径。如果工艺不一致，磁隔离在不同器件单元间的表现可能难以预测。

光隔离(光纤光电耦合器)

光隔离使用 LED 和光电探测器，两者之间通过绝缘材料隔开，利用光来发送信号，输入和输出之间没有直接的电气连接。由于不存在导电或电容通路，瞬态耦合几乎被消除，尤其是在设计保持低隔离电容的情况下。这使得光隔离器对共模干扰具有天然的抵抗力，即使在非常高的 dv/dt 条件下也是如此。

一个缺点是这种方法通常开关速度较慢，特别是随着光电耦合器中 LED 的老化，其光输出和性能会下降。信号穿过隔离屏障的延迟取决于 LED 的寿命和光电探测器的 RC 时间常数。

因此，总延迟可以通过下式评估：

您可以使用以下公式找到最大信号速度。延迟越大，意味着带宽越低，响应越慢。

技术比较与选择指南

共模瞬态抗扰度 (CMTI) 决定了隔离器在不引起输出信号错误的情况下所能处理的最高 dv/dt。这项研究展示了隔离器在快速共模瞬态期间保持信号准确性的能力，但它并不衡量绝缘耐压额定值。实际上，CMTI 规格基于理想的实验室测试，寄生参数极小且使用标准波形，这很少能与真实系统条件相匹配。

表1

PCB 寄生参数和外部噪声等因素可能会使 CMTI 远低于数据手册中标明的值。在纸面上看起来不错的性能，在高速度、高电压的设计中可能会变得处于临界状态。

三种技术的定性比较

在相同条件下(800V 总线，100 kV/µs dv/dt，8ns 上升时间，100 kHz 开关频率)，这三种技术表现出差异。研究结果揭示了一些简单的定性描述无法捕捉到的见解。

尽管所有三种技术都使用相同的基本位移电流方程，但它们的性能会根据隔离电容以及抑制感应电流的能力而有所不同。光隔离通过消除电耦合来降低电容，而磁隔离则通过分离绕组几何结构来降低电容。电容隔离具有较高的电容，但使用片上差分信号来缓解问题。在它们之间进行选择，意味着要根据应用的 dv/dt 和 CMTI 需求，匹配适当的电容和恢复机制。

高 dv/dt 系统隔离选择指南

隔离屏障影响瞬态耦合的方式以及信号完整性，因此选择正确的技术意味着将器件的特性与系统的电气应力状况相匹配。

表2

需要考虑的关键因素包括 dv/dt 的大小、开关频率(影响绝缘层承受应力的频率)和工作电压(决定了基本的绝缘要求)。这些因素有助于您决定是侧重于抗扰度、速度还是耐久性。