后端制程(BEOL)集成磁性技术是一项将无源元件的嵌入从板级直接转移到半导体制造工艺中的技术。

该技术通过在已完成的CMOS晶圆之上或之内沉积磁性薄膜和导电绕组来实现，其采用的工艺步骤与制造标准金属互连的步骤相似。其成果是制造出一种无源元件，它不占用芯片或封装外部的额外空间，并且可以在晶圆级别高效地制造。

这种技术为电源转换系统带来了诸多好处。磁性元件被移近晶体管层，从而减少了寄生电阻和电感。这有助于减小整体尺寸，并允许实现更高的开关频率和更快的瞬态响应。

BEOL制造阶段

在半导体制造过程中，前端制程(FEOL)阶段负责在芯片的衬底层形成有源晶体管。之后便是BEOL，即晶圆处理的最后阶段。在BEOL阶段，会构建用于互连晶体管的金属层和介电绝缘层。

一个典型的BEOL堆栈可以有15层或更多的金属层，这些金属层由二氧化硅或低k值聚合物等介电材料隔开。各层通常正交布线以减少电容性串扰。每层都由图案化的金属线组成，类似于印刷电路板(PCB)上的走线。

这些层通过填充金属的通孔垂直连接。这些层在足够低的温度下沉积和图案化，以避免损坏下方的晶体管，温度通常低于400°C。

BEOL集成磁性技术完全依赖于相同的热工艺窗口。在上层互连堆栈中，通过额外的低温沉积和图案化步骤引入薄膜磁芯。这些磁性薄膜通常由非晶或纳米晶合金组成，例如钴锆钽(CoZrTa)或镍铁(NiFe)坡莫合金，并与铜绕组集成在一起。

该工艺直接在CMOS芯片上制造出平面螺旋、螺线管或环形微电感结构。重要的是，在晶圆减薄进行封装之前，总堆栈厚度仅增加几微米。

磁性层通过物理气相沉积(PVD)沉积，并使用标准光刻和蚀刻技术进行图案化。因此，该工艺与现有代工厂基础设施完全兼容，并且可以无缝地在200毫米或300毫米晶圆上进行扩展。

此外，将磁性薄膜层压成薄子层，并由绝缘中间层隔开，可以消除高频下的涡流损耗。请注意，这与在更大尺度上使用的叠层硅钢片铁芯原理相同，区别在于这里是在微米尺度上实施的。

主要挑战之一是在高开关频率(1 GHz及以上)下工作时，实现高磁导率和高饱和磁化强度，同时保持低磁芯损耗。非晶CoZrTa合金是理想之选，因为它们表现出高相对磁导率值，并且可以在高达数GHz的频率下工作，同时具有低矫顽力。

解决电感挑战

与随着光刻节点进步而增加功率密度的晶体管不同，电感器严格依赖于存储磁能所需的物理体积和材料磁导率。

安装在PCB上的分立电感器可能具有几毫米的高度，并且放置在离处理器负载相当远的位置，这会产生电阻损耗并减缓电源分配网络(PDN)上的瞬态响应。

如果我们以更高的开关频率工作，我们可以减小电感器的尺寸。然而，标准CMOS BEOL层中的空心螺旋电感器仅能产生几纳亨的电感，且品质因数较低。这在实现高效DC-DC转换系统时是一个限制。

磁芯的BEOL集成解决了这个问题。在给定的绕组几何结构中添加CoZrTa磁芯可以将电感值提高一个数量级或更多。这使得可以获得显著的电感值，通常在几十到几百纳亨，而尺寸仅为几平方毫米。

Ferric Semiconductor与TSMC的合作

Ferric Semiconductor是哥伦比亚大学的衍生公司，成立于2011年，是BEOL集成磁性技术用于电源转换领域最重要的商业开发商。其技术将薄膜铁磁复合合金电感器直接沉积在TSMC CMOS晶圆的BEOL堆栈中，根据集成程度，形成该公司所称的封装电压调节器(PVR)或单片电压调节器(MVR)。

图1展示了带薄膜磁性电感器的片上电压调节器的多层结构。红色部分代表直接集成在芯片金属层内的磁性电感器(MAG);这种解决方案消除了对庞大外部组件的需求。

图1

标记为C4的结构代表用于芯片和封装之间电连接的焊料凸点。橙色层表示在完整电路中连接下方晶体管的金属互连和介电层。

Ferric当前产品线中的关键产品是Fe1766，一款16相交错式降压转换器，它将控制器、功率FET、BEOL电感器和电容器集成在35.5平方毫米的占地面积内(图2)。

该转换器在高达100 MHz(典型值15 MHz)的开关频率下工作，可提供160 A的连续输出电流，电流密度(TDC)为4.5 A/mm²，控制/调节带宽宽达10 MHz。从1.8 V转换到0.75 V时，峰值效率约为89-90%。多个Fe1766单元可以并联，最多可达64个，以提供超过10 kW的功率，使其架构非常适合于GPU和加速器的供电。

图2

Fe1766标准的独立标称输出电流通常在峰值效率点被设定为约96 A，在主动热管理下可扩展至完整的160 A。

Fe1766中的电感器是使用TSMC硅片上的CMOS BEOL层制造的。这意味着功率mosfet和控制电路可以直接位于电感器堆栈下方，从而实现薄至0.2毫米的解决方案。这种集成方法减少了电源和接地所需的封装I/O数量，并通过缩短从调节器到负载的电流路径来削减PDN上的电阻损耗。

技术采用

BEOL集成磁性技术正从研究转向与生产相关的设计，这主要由AI加速器和数据中心处理器的功率需求驱动。

Marvell Technology于2025年6月宣布了其封装集成电压调节器(PIVR)计划，与Ferric Semiconductor和Monolithic Power Systems(MPS)等公司同时合作，为其定制XPU硅平台提供预验证的IVR电源解决方案。

其理念是将电压调节从通常位于处理器几英寸之外的分立板级子系统转移到处理器封装内部，这将减少传输损耗，并允许实现AI工作负载所需的精细动态电压调节。

Empower Semiconductor在2025年底筹集了超过1.4亿美元，开发了一系列IVR，即Crescendo系列(图3)，该系列将高频磁性元件集成在硅片上，并可将多达50个电压调节器相位堆叠成一个多相转换器，能够提供超过3,000 A的电流。

图3

Empower的方法是将IVR直接放置在SoC下方，从而缩短电流路径长度并减少在负载瞬变期间限制处理器性能的电压跌落。与Ferric将薄膜铁磁材料(如CoZrTa)直接沉积在CMOS晶圆BEOL上的方法不同，Empower的方法基于高频、非铁磁空心电感器。

Empower并未采用标准的BEOL晶圆级沉积，而是将这些定制的空心结构与其先进的深沟槽硅电容(ECAP)一起集成在超薄、先进的封装基板中(直接集成在SoC下方)。

在代工厂方面，TSMC采用Ferric的磁性工艺模块作为合格的BEOL附加步骤意义重大。这意味着面向TSMC节点的无晶圆厂芯片设计人员可以通过标准工艺设计套件(PDK)获得BEOL电感集成，而无需单独的晶圆或组装步骤。

挑战与后续步骤

存在一些技术挑战。首先，磁性材料认证需要证明非晶合金的PVD沉积不会污染CMOS晶体管。

此外，必须在后续工艺步骤中保持所感生的磁性方向依赖性的热稳定性，而CoZrTaB叠层堆栈已被证明可以将其单轴各向异性保持到大约300°C，这对于大多数BEOL热预算来说是足够的。

最后，饱和电流限制了BEOL电感器在磁芯磁导率崩溃之前可以处理的峰值电流，从而限制了转换器拓扑结构的选择。在高于50 MHz的频率下，磁性叠层中的涡流损耗变得越来越重要，需要更薄的叠层子层(接近50-100纳米)以保持损耗因子在可接受范围内。

该技术的下一步可能是更深层次的协同集成。这不仅涉及将BEOL电感器放置在芯片顶部或中介层上，还包括将其整合到基于小芯片的3D堆栈中，其中每个计算单元都需要自己的本地电压调节。