电流采样波形全是毛刺?先分清是真电流还是测出来的

这两年做逆变器、PCS、电机驱动的工程师，大概都碰上过同一件事：平台从 IGBT 换成 SIC，效率上去了，电流采样波形却开始长毛刺。ADC 跳变、电流环抖、FOC 不稳，有时候还误触发过流保护。

第一反应通常是"传感器不行"。但多数情况下，传感器是清白的。

下面这五步按"最便宜最快能验"排序，走完基本能定性。

第一步：空载看一眼，这一步能省掉后面四步

所有排查里，这一步最省事也最值钱。

把输出断开、或者让系统停在空载待机状态，此时负载电流理论上为零。这时候去看 ADC 读数——如果还有明显的波动和毛刺，那这些噪声根本不来自负载，是通过寄生路径耦合进采样链路的。

反过来，如果空载时干干净净、一带载就长毛刺，那才需要往下查是不是真实的电流纹波。

这一刀切下去，问题范围立刻缩掉一大半。

第二步：示波器看到的，未必是负载电流

高 dv/dt 系统里有个很经典的误判：示波器上电流波形有个大尖峰，传感器输出却几乎不动，于是怀疑传感器"没测到"。

真相往往是——那个尖峰根本不是负载电流。mosfet 在几十纳秒里完成几百伏切换，系统里到处都是寄生电容，位移电流 i = C × dv/dt 就这么产生了。这些电流走的是地线、母线、散热器这些寄生路径，被探头拾取，在示波器上画出一个漂亮的尖峰，但它们并不流过你的负载。

有个量级感很有用：传统 IGBT 系统的 dv/dt 大概 510 kV/μs，SiC 系统能到 20100 kV/μs。 同一个 PCB，换了器件，位移电流能涨一个数量级，而你的布线一点没改。

所以对比测量时别只看"谁有尖峰"，要看两边的频段是否在同一范围。

第三步：带宽不够，尖峰是被物理滤掉的

霍尔电流传感器是一条多级链路：电流 → 磁场 → 磁芯 → 霍尔元件 → 放大 → 输出。每一级都有自己的动态限制，高频成分在中间就被自然平滑掉了。

这不是误差，是物理滤波。经验值大致是：100kHz 带宽只能看到微秒级的变化，1MHz 才开始勉强显示亚微秒，纳秒级尖峰基本还原不出来。

拿莱姆的两条线举例就很直观：开环的 HLSR 带宽能到 400kHz，而闭环的 LTS 系列是 DC–200kHz。带宽上开环反而更高——但闭环赢在响应时间(<100ns 对 2.5µs)和线性度。方向不一样，别看着"闭环更高端"就以为它带宽也更大。

结论是：如果你的控制环真需要抓纳秒级尖峰，霍尔不是那个工具，罗氏线圈才是(可以到 100MHz 以上，代价是测不了直流分量)。但要先问一句：控制环真正需要的是基波电流和 PWM 低频变化，还是 MHz 级的噪声?多数情况下是前者，那"看不见尖峰"反而是好事。

第四步：采样点是不是正好踩在开关瞬态上

这一步纯属软件，改起来零成本，却经常被漏掉。

PWM 翻转的那几十纳秒里，整个系统的电气环境最脏。如果 ADC 的采样触发点恰好落在这里，采到的就是开关噪声而不是电流。

标准做法是让 ADC 由 PWM 模块同步触发，采样点放在 PWM 周期的中心(或者避开死区和开关沿)，而不是固定周期自由跑。很多"电流环抖"的现场问题，改完采样时刻就消失了，硬件一个电阻没动。

第五步：共模电流是从哪条路进来的

排完前四步还剩下的，基本就是共模耦合了。这里有个专门指标叫 CMTI(共模瞬态抗扰度)，衡量传感器在高速电压跳变下维持输出稳定的能力。SiC、GaN 平台的电压摆率经常超过 100 kV/μs，早期没把这当回事的板子，现在普遍要回头补课。

耦合路径无非那几条，按优先级处理：

屏蔽层接地：屏蔽线要用，但屏蔽层必须单点接到参考地，两端都接反而形成地环路

地分区：功率地和信号地分开铺，模拟地在一点连到系统参考地，别让大电流回路从敏感信号下面过

去耦分级：10μF / 100nF / 1nF 三级并联，覆盖不同频段，别指望一颗电容管全部

传感器位置：靠近母线，输出走线越短越好;输出侧用差分传输比单端抗造得多

PCB 重叠面积：开关节点的铜皮和传感器模拟输出走线之间的寄生重叠电容，能减就减

一条通用判据

这五步走下来，其实就一句话：先分清"电流真的在抖"和"采样链路在抖"。

分水岭永远是第一步——在已知零电流的状态下看一眼输出。空载干净，问题在功率侧或真实纹波;空载也脏，问题在耦合路径，这时去调算法、换高精度传感器都是白花钱。

顺带说明一下，这跟"零点漂移"是两类问题：零点偏移是静态的直流偏置(比如开环霍尔被大电流冲击后的剩磁)，空载时表现为一个稳定的非零读数;这里说的是空载时仍在波动的动态噪声。两者处理方式完全不同，别混着查。